load-use 정지와 전달 시간표

파이프라인의 단계 이름만으로 정지 수를 계산할 수는 없습니다. LOAD 결과가 언제 준비되고 다음 명령이 언제 그 값을 요구하는지, 전달 경로가 어디에 있는지를 먼저 정해야 합니다.

이 시간표의 다섯 가정

1. IF·ID·EX·MEM·WB의 5단계, 단계당 1사이클입니다. 단계 레지스터는 사이클 끝 에지에서 갱신합니다.
2. LOAD 주소는 EX에서 계산하고 값은 MEM 끝에 준비합니다. ADD는 EX 시작에 값을 요구합니다.
3. MEM/WB → EX 전달을 허용합니다. MEM에서 아직 준비하지 않은 값은 전달할 수 없습니다.
4. 명령·데이터 메모리는 분리합니다. 캐시 실패·가변 지연·분기는 없으며 일반 ALU 결과 전달을 허용합니다.
5. ID의 ADD와 EX의 LOAD가 의존하면 PC·IF/ID를 한 에지 유지하고 ID/EX에 bubble을 넣습니다. 먼저 들어간 LOAD는 계속 진행합니다.

IR이라는 이름을 쓰더라도 어떤 단계의 명령 레지스터인지 정해야 합니다. 여기서 유지하는 것은 IF/ID에 있는 ADD이며 모든 단계의 IR을 멈추는 동작이 아닙니다. bubble은 유효 비트 0인 빈 슬롯으로 쓰기·저장 부작용이 없습니다. 실제 NOP 명령을 메모리에서 인출한 것과 구분합니다.

LOAD·ADD·독립 명령을 끝까지 따라가기

I1=LOAD R1,[R4], I2=ADD R2,R1,R3, I3=ADD R5,R6,R7입니다. R3=5, LOAD 데이터=7이면 I2는 12를 계산해야 합니다. I3는 I1·I2의 결과를 사용하지 않습니다. 전체 시간표에서 유지는 이미 들고 있는 명령을 다시 진행시키지 않는 상태입니다.

C1~C8 전체 시간표와 PC·IF/ID·ID/EX 끝 에지 표는 위 개념도에 함께 놓여 있습니다. 단계 칸의 명령과 PC·IF/ID의 사이클 시작값을 비교한 뒤, 끝 에지 후의 값을 읽으세요.

정지가 없으면 I2의 EX는 4사이클 시작입니다. I1의 데이터는 4사이클 끝에 준비하므로 데이터가 준비되기 전에 I2가 그 값을 요구합니다. 정지 한 번으로 I2 EX를 5사이클 시작으로 옮기면 값을 사용할 수 있습니다. 전달은 준비된 값을 빨리 가져오는 방법이지 미래 값을 가져오는 방법이 아닙니다.

PC와 IF/ID가 실제로 유지되는 에지

주소 100·104·108에 I1·I2·I3가 있고 PC는 다음 인출 주소입니다. 개념도의 끝 에지 표는 해당 사이클 끝 에지 후의 값입니다. 끝에 IF/ID로 넣을 수 있는 정상 인출만 PC를 4 증가시킵니다.

위 개념도의 PC·IF/ID·ID/EX · 사이클 끝 에지 후 표를 확인하세요. C3 끝에는 PC=108과 IF/ID의 I2를 유지하고, C4 끝에는 PC=112와 IF/ID의 I3로 진행합니다.

첫 시간표에서 I3의 IF 표시는 요청/보류 위치이며 사이클 3 끝에는 I3를 IF/ID에 덮어쓰지 않습니다. I3를 같은 PC=108에서 다시 받아 사이클 4 끝에 저장합니다. 실제 인출 버퍼나 캐시에서는 요청을 취소하지 않고 보류할 수도 있으므로 이것은 한 가지 제어 모델입니다.

같은 준비 시점이라도 전달을 없애면

전달 경로가 없으면 ID에서 레지스터 파일의 R1을 읽어야 합니다. 추가로 WB는 사이클 앞부분에 기록하고 ID는 뒷부분에 읽을 수 있다고 가정하면 I1 WB가 5사이클일 때 I2는 그 사이클에 ID를 마치고 6사이클에 EX로 갑니다. 정지는 2회입니다. 같은 사이클 WB→ID 읽기를 허용하지 않으면 더 기다려야 합니다. 이 수치를 모든 CPU에 공통인 “LOAD 정지 공식”으로 외우지 않습니다.

손 시간표를 계산 코드와 대조하기

아래 함수는 위 세 명령의 배치 규칙만 계산합니다. ISA 실행기나 hazard 검출 회로가 아닙니다. 값 준비는 4사이클 끝으로 고정하고, 전달 여부만 비교합니다. 인덱스·출력을 먼저 손 시간표와 비교합니다.

def timing(forwarding=True):
    ready_end = 4
    # 전달: ready_end 다음 사이클 EX. 미전달: WB 앞 기록/ID 뒤 읽기.
    ex_start = ready_end + 1 if forwarding else max(ready_end + 2, 6)
    stalls = ex_start - 4
    table = {
        "LOAD": [(1, "IF"), (2, "ID"), (3, "EX"), (4, "MEM"), (5, "WB")],
        "ADD": [(2, "IF")] + [(c, "ID") for c in range(3, ex_start)]
               + [(ex_start, "EX"), (ex_start + 1, "MEM"), (ex_start + 2, "WB")],
        "I3": [(3, "IF")] + [(c, "IF-hold") for c in range(4, ex_start)]
              + [(ex_start, "ID"), (ex_start + 1, "EX"),
                 (ex_start + 2, "MEM"), (ex_start + 3, "WB")],
    }
    return stalls, table

stalls, table = timing()
assert stalls == 1
assert table["ADD"] == [(2, "IF"), (3, "ID"), (4, "ID"),
                        (5, "EX"), (6, "MEM"), (7, "WB")]
assert table["I3"][-1] == (8, "WB")
assert timing(forwarding=False)[0] == 2
assert timing(forwarding=False)[1]["I3"][-1] == (9, "WB")
load_value, other_input = 7, 5
assert load_value + other_input == 12  # 5사이클 EX의 두 입력
print(stalls, table)

load_use.py로 실행하면 위 ADD 단계 목록과 마지막 I3의 (8, 'WB')를 확인합니다. 코드는 고정 1사이클 MEM·정상 WB=5를 가진 모델만 완성한 것으로, 메모리 응답이 지연되는 경우에는 LOAD 자체의 단계 유지도 함께 바꿔야 합니다.

분기와 실제 파이프라인의 경계

분기는 어떤 사이클에 방향·목표가 확정되는지, 그 전 인출을 허용하는지, 잘못된 경로의 명령이 어디까지 왔는지에 따라 flush 비용이 달라집니다. 이 시간표에는 분기가 없으므로 “정지 1회니까 분기도 1회”라고 결론 내리지 않습니다. MIT 파이프라인 강의는 bypass 경로와 stall을 정의하지만 Beta의 단계·RF 시점은 여기와 같다고 가정하지 않습니다. 실제 ISA/CPU의 전체 예외 처리·superscalar·out-of-order·가변 메모리 응답은 이후 범위입니다.

독립 문제: LOAD 뒤에 한 명령을 띄우면

같은 전달 모델에서 I1=LOAD, I2=독립 ADD, I3=LOAD 결과를 사용하는 ADD로 순서를 바꿉니다. 세 명령의 EX 시작 사이클과 load-use 정지 수를 구하세요. I2가 독립인지 확인하지 않고 순서를 바꾸면 어떤 문제가 생길 수 있나요?

힌트

정지가 없는 세 명령의 EX는 3·4·5사이클입니다. LOAD 값 준비는 여전히 4사이클 끝입니다.

풀이

EX는 3·4·5, 정지는 0회입니다. I3의 5사이클 시작에는 값이 준비돼 전달 가능합니다. 명령 재배치에는 데이터·제어·메모리 부작용의 의존 관계를 보존해야 하므로 아무 명령이나 틈에 넣을 수 없습니다. 다음 제어 신호는 이러한 유지·빈 슬롯을 상태 갱신 규칙으로 연결합니다.